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前言

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IP核，全称知识产权核（Intellectual Property core），是在集成电路（IC）设计中可重用的功能模块，其存在形式通常为逻辑单元或芯片设计的可重用模块。这些模块经过预先设计、验证并具备特定的功能，可以被授权给不同的设计者使用，以加速芯片设计过程，提高设计效率，并降低开发成本。

一、ip核是什么？

1.1 定义

IP核是半导体产业中用于ASIC（专用集成电路）或FPGA（现场可编程门阵列）中的预先设计好的电路功能模块。它们可以被视为构建复杂芯片设计的“积木”。

1.2 分类

根据产品交付方式和实现方法的不同，IP核主要分为三类：软核（Soft IP）、固核（Firm IP）和硬核（Hard IP）。

• 软核：以硬件描述语言（HDL）源文件的形式存在，如Verilog或VHDL。软核设计周期短，设计投入少，灵活性和适应性强，但后续工序可能需要一定程度的修正，且知识产权保护问题需要重视。
• 固核：介于软核和硬核之间，完成了综合的功能块，以网表形式交付。固核对时序要求严格的内核进行了优化，如预布线特定信号或分配特定的布线资源。
• 硬核：提供设计的最终阶段产品——掩膜（Mask），以经过完全布局布线的网表形式存在。硬核具有可预见性，针对特定工艺、功耗和尺寸进行了优化，易于实现IP保护，但灵活性和可移植性差。

二、为什么使用ip核

2.1 ip核的优点

• 提高开发效率，IP核将一些在数字电路中常用但比较复杂的功能块（如FIR滤波器、SDRAM控制器、PCI接口等）设计成可修改参数的模块，设计者可以直接调用这些预先设计好的功能模块，从而避免了重复劳动，大大提高了开发效率。
• 减少设计和调试时间：由于IP核已经过验证和优化，设计者在使用时可以直接集成到自己的设计中，无需从头开始设计和调试这些功能模块，从而显著减少了整体项目的设计和调试时间。
• 加速开发进程：随着CPLD/FPGA等可编程逻辑器件的规模越来越大，设计越来越复杂，设计者的主要任务是在规定的时间周期内完成复杂的设计。IP核的重用使得设计者能够更快速地完成设计任务，加速了产品的上市进程。
• 降低开发成本：虽然一些高价值的IP核可能需要额外的费用，但从整体开发成本来看，使用IP核仍然能够降低开发成本。因为IP核的重用减少了设计过程中的人力、物力和时间投入，降低了设计失败的风险，从而间接降低了开发成本。
• 增强设计的灵活性和适应性：软核和固核形式的IP核允许设计者在一定范围内对参数进行修改和定制，以适应不同的设计需求。这种灵活性使得设计者能够更好地应对市场变化和客户需求的多样性。
• 易于实现IP保护：硬核形式的IP核以经过完全的布局布线的网表形式提供，这种形式的IP核更易于实现知识产权的保护。因为硬核已经完成了所有的物理实现工作，设计者无法直接看到其内部的核心代码和电路结构，从而减少了知识产权被侵犯的风险。
  综上所述IP核在提高开发效率、减少设计和调试时间、加速开发进程、降低开发成本、增强设计的灵活性和适应性以及易于实现IP保护等方面具有显著的优点。这些优点使得IP核在当前的EDA技术开发中得到了广泛的应用和推广。

2.2 ip核的缺点

• 可移植性差
• 功能调整空间小
• 部分需要付费使用

三、如何使用ip核（vivado）

以fifo举例

四、举例（clocking wizard ip核）

** ip核之PLL实验**

4.1 简介

在Xilinx FPGA中，特别是7系列FPGA，CMT（Clock Management Tile，时钟管理块）是一个关键组成部分，它对于实现高性能、低抖动的时钟网络至关重要。每个CMT都包含一个混合模式时钟管理器（MMCM）和一个锁相环（PLL）。这些模块共同提供时钟频率合成、抖动滤波以及时钟去斜等功能，以满足FPGA设计中复杂的时钟需求。

MMCM在PLL的基础上加入了DCM的一部分以进行精细的位移，加上了相位动态调整功能
PLL（phase locked loop锁相环）是一种时钟反馈控制电路，特点是利用外部输入的参考信号控制环路内部振荡信号的频率和相位

4.2 实验任务

本次的实验任务是使用开发板输出4路不同频率或相位的时钟，时钟分别为100MHZ,100MHZ（相位偏移180度），50MHZ和25MHZ。将四路时钟分别输出至拓展口的端口，并通过示波器来测量输出结果是否正确

4.3 程序设计

4.3.1 系统模块

4.3.2 波形绘制

4.3.3 ip核设置

先在ip核库里找到clocking wizard

进行ip核第一项配置

第二项配置

后续都保持默认即可

4.3.4 代码编写

RTL代码

需要注意的是，使用ip核即只需编写顶层模块即可。

module ip_clk_wiz (
input               sys_clk,
input               sys_rst_n, output              clk_100m,
output              clk_100m_180deg,
output              clk_50m,
output              clk_25m
);wire        locked;
wire        rst_n;assign   rst_n = sys_rst_n & locked;clk_wiz_0 u_clk_wiz_0(.clk_out1         (clk_100m),     .clk_out2        (clk_100m_180deg),     .clk_out3         (clk_50m),     .clk_out4         (clk_25m),     .reset            (~sys_rst_n), .locked           (locked),       .clk_in1          (sys_clk)      
);endmodule

仿真代码

`timescale	1ns/1ns 
module tb_ip_clk_wiz();parameter CLK_PERIOD = 20;reg 		sys_clk;  
reg 		sys_rst_n; wire 			clk_100m;
wire 			clk_100m_180deg;
wire 			clk_50m;
wire 			clk_25m;initial beginsys_clk <= 1'b0;sys_rst_n <=1'b0;#200 sys_rst_n <= 1'b1;
endalways #(CLK_PERIOD/2) sys_clk = ~sys_clk;ip_clk_wiz   u_ip_clk_wiz (.sys_clk     		(sys_clk),.sys_rst_n   		(sys_rst_n),.clk_100m_180deg	(clk_100m_180deg),.clk_50m			(clk_50m),.clk_25m			(clk_25m),.clk_100m			(clk_100m));endmodule

4.4 仿真

4.4.1 vivado仿真

将设计文件和仿真文件导入vivado上后，即可直接开始仿真

需要注意的是，要将仿真时间设置的稍微长一些，笔者设置的是20us

点击开始仿真，即可观察到波形

观察波形后发现，和预设条件相符合

4.4.1 vivado和modelsim联合仿真（推荐）

首先生成vivado库



点击编译即可，过程需要等待半个小时左右
编译好之后即可打开工程


设置好之后，点击仿真，会自动跳转到modelsim进行仿真

符合预期！验证成功