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使用AXI MIG/Proc Sys Reset
重要！仅当您的设计中包含AXI MIG时，才执行以下步骤。
AXI-MIG的连接接口
1.选择在/mig_7series_0/S_AXI上运行连接自动化。
2.选择/micblaze_0（缓存）或/micblaze _0（Periph）选项：
a.如果/micblaze_0（缓存）选项可用，请选择该选项。
b.如果/micblaze_0（缓存）选项不可用，则表示设计不可用
包含缓存。在这种情况下，请选择/micblaze_0（Periph）。
注意：当您选择/micblaze_0（缓存）时，另一个名为
生成axi_mem_intercon。
迁移AXI-MIG
重要！在执行AXI-MIG迁移步骤之前，请确保XPS项目已生成
使用XPS 14.7。
1.将<EDK_PROJECT>/_xps/<MIG_INST_NAME>/MIG.prj复制到其他位置。
2.在文本编辑器中，打开mig.prj文件。
3.确保<TargetFPGA>部分与Vivado项目中的设备设置相匹配。
如果设置不匹配，请适当修改程序包和速度。
4.如果使用DDR3，请用DDR3_全局替换ddr_。
5.如果使用DDR2，请用DDR2_全局替换ddr_。
将MIG添加到框图中
1.在方框图中，添加内存接口生成器IP。
2.单击mig_7series_0实例。
配置AXI-MIG
1.在块属性中，单击属性选项卡，展开CONFIG，然后向下滚动到
XML_INPUT_FILE。
2.提供修改后的mig.prj文件的绝对路径，然后按Enter键。
如果PRJ文件不正确，该工具将加载XML并提供错误消息。
提示：此操作可能需要30秒左右的时间才能完成。
3.双击方框图中的mig_7series_0实例以验证mig设置。
由于存储器控制器的计时/复位是在IP中处理的，因此MIG必须
配置输入和输出时钟，并为设计重置。
4.验证控制器0的选项是否正确（例如内存速度和内存
选择如果板内存的设置看起来不正确，请更改它们。
5.验证AXI参数选项C0是否正确。确保设置了窄脉冲串支持
正确地，基于XPS设计。如果您不确定，请将此参数设置为1。
6.在控制器0的内存选项中，配置输入计时/重置。
a.对于输入时钟周期，选择差分或单端时钟输入频率，
基于板类型。在KC705板上，正确设置为5000 ps（200
MHz）。
b.如果现有XPS设计包含MicroBlaze或其他IP，则需要额外的织物时钟
需要。单击“选择其他时钟”复选框。
提示：通常，如果使用BSB创建原始XPS设计，则不需要额外的时钟。
c.通常，MicroBlaze设备设计具有100MHz时钟。选择10000 ps作为“时钟0”
（100.00000兆赫）。这用于设计的MicroBlaze部分。
d.验证内存控制器的其他选项。
e.单击“下一步”。
系统时钟选择用于将输入时钟传送到存储器的方法
控制器。KC705板使用差分时钟输入。
7.为系统时钟选择差分。
如果内部MMCM可以生成200 MHz，则可以生成参考时钟
时钟
8.选择Use System Clock（使用系统时钟）作为Reference Clock（参考时钟）。
9.根据板类型设置系统复位极性（低电平或高电平）。
a.为正在使用的板选择适当的设置。KC705的激活高正确
板
b.验证内存控制器的其他选项。
c.单击“下一步”。
10.继续验证设置并单击“下一步”，直到出现“引脚/组选择模式”对话框
打开。
a.在“接点/排选择模式”对话框中，选择“固定接点输出”，然后单击“下一步”。
如果存储器的MIG设置正确，并且
项目文件已正确修改。
b.选择验证。
c.正确验证引脚后，单击“确定”，即使存在INFO消息。
d.单击“下一步”。
11.在系统信号选择中
a.选择板上使用的sys_clk_p/n引脚。（KC705使用银行号
33引脚AD12/AD11。）clk_ref已连接到内部信号。
b.根据设计，根据需要连接状态信号。
12.单击“下一步”，直到达成内存型号许可协议。
a.接受内存型号许可协议。
b.单击“生成”。
连接AXI-MIG接口
右键单击方框图中的以下界面，并为每个界面选择Make External：
•SYS_CLK
•sys_rst
•DDR3
这提供了要连接到顶级板引脚的所有DDR3信号、时钟和复位。
请参阅MicroBlaze Block Automation一节，了解将AXI MIG连接到其余部分的说明
设计。